本文源自:金融界
金融界 2024 年 11 月 30 日消息，国家知识产权局信息显示，意法半导体国际公司申请一项名为“聚类时钟链数据以减少测试时间”的专利，公开号 CN 119044742 A，申请日期为 2024 年 4 月。
专利摘要显示，本发明涉及聚类时钟链数据以减少测试时间。测试电路系统包括扫描压缩器，该扫描压缩器从 n 个输入引脚接收 n 个扫描输入位并压缩那些位以在 z 个扫描链之间分发，其中 z 小于 n。扫描解压缩器从扫描链接收测试响应数据并解压缩测试响应数据，从而重建 n 个扫描输出位。OCC 基于从时钟链接收的时钟位生成测试时钟，测试时钟操作扫描链和时钟链。时钟链从其中 m 个输入引脚接收 m 个时钟链输入位，m 小于 n，并将时钟位提供给 OCC 以生成测试时钟。测试电路系统对 IC 执行测试。每个测试与由 OCC 基于时钟位的给定集合生成的测试时钟相关联。与由 OCC 基于时钟位的相同给定集合生成的测试时钟相关联的测试是在时钟位的该相同给定集合的单次加载之后执行的。
