硅光接口，最新分享_

来源：半导体行业观察

在本文中，我们重点讨论高密度共封装光学器件 (CPO) 应用中的光学接口挑战，在这些应用中，除了众所周知的低损耗、宽带和偏振无关光学耦合要求外，还增加了组装产量和可扩展性。尽管已经使用绝缘体上硅 (SOI) 平台 220nm 厚的晶体硅层中的锥形硅模式尺寸转换器证明了光纤边缘与透镜光纤的有效耦合，但由于光学接口处的光斑尺寸较小，导致对准公差严格，并且透镜光纤需要有空气间隙才能正常工作，因此阻碍了其在高吞吐量封装中的大规模应用。

为了设计光学接口以增加光斑尺寸，目前最常见的方法是使用互补金属氧化物半导体 (CMOS) 芯片的后端 (BEOL) 堆栈中常见的 SiN 层。采用逆向 SiN 锥形将大光学模式从平切、行业标准单模光纤 (SMF) 过渡到 Si 纳米波导中的紧密限制模式，而不会牺牲 BEOL 集成的简单性。

基于由 Si 光子层与附加 SiN 光子层组合而成的混合平台的边缘耦合器，在 O 波段和 C 波段中，对横向电场 (TE) 和横向磁场 (TM) 极化，可为 SMF 提供 -1.5dB/光纤的典型耦合效率。这些高效边缘耦合器的一个关键方面是去除 SOI 晶片的埋氧层 (BOX) 层下方的衬底，以防止扩展模式泄漏到 Si 衬底中。虽然这可以集成 V 型槽以进行 SMF 的无源组装，但它对光学 I/O 密度造成了限制。

为了使 CPO 兑现其在多节点人工智能/机器学习 (AI/ML) 集群中的计算芯片 (XPU) 和高带宽存储器 (HBM) 之间高带宽、低延迟和低功耗互连的承诺，一种更具可扩展性的光学接口解决方案至关重要。在 imec，正在开发几种构建模块来实现这一目标。一个关键的构建模块涉及进一步设计 SiN 边缘耦合器，以实现向高密度聚合物光波导的绝热模式转换。该组件用作 SMF 的模式转换器，同时还提供中介层或封装基板上的光学重分配功能。该解决方案通过将光纤接口重新定位到可用空间更大的中介层或封装边缘，增加了光学 I/O 连接的密度并允许更高的光纤数量。

第二个构建模块利用低损耗、高密度晶圆上 SiN 波导作为数十个 XPU 或 HBM 之间的晶圆级光学互连 (WL-OI) 。这种方法需要在有源光子集成电路 (PIC) 芯片和光学互连晶圆之间建立低损耗、高产量的光耦合接口，其中有源 PIC 芯片包括调制器和光电探测器，而光学互连晶圆包括长距离路由波导和光纤耦合接口。

基于聚合物波导的光重分布层

以下部分介绍了设计、制造和表征基于聚合物波导的光重分布层所需的步骤。

设计。我们的第一个构建模块基于具有新型 SiN 锥形的硅光子芯片与基于聚合物波导 (PWG) 的光学重分布层 (光学 RDL) 之间的绝热模式转换，该模块有可能集成在各种类型的中介层或封装基板上。

对于光学 RDL，市面上有多种聚合物光波导材料可供选择，它们具有低光损耗、折射率可控、高温稳定性、与回流焊接兼容以及稳定的光学性能等优异特性。我们选择了两种不同的聚合物波导材料，EpoCore/EpoClad 和 OrmoCore/OrmoClad，均由德国微抗蚀剂技术公司提供。对于这两种材料，我们研究了两种界面：1) SiN-to-PWG 界面，2) PWG-to-SMF 界面。在这两种情况下，都调整了聚合物波导尺寸以优化耦合效率，最终确定了一种材料的尺寸，随后将其用于实验工作。

SiN 锥形波导的高度固定为 400nm，而宽度则沿锥形变化，从标准宽度 710nm 开始，在锥形尖端处变窄至 130nm。SiN 被多层氧化物层包围，以确保模式限制。为了发生绝热耦合，光学模式应从一个波导传输到另一个波导，并尽量减少向辐射模式或高阶模式的转换。为了实现这一点，SiN 锥形宽度必须以精心设计的方式沿传播方向变化。最简单的选择是沿传播方向线性改变锥形宽度，从而允许模式耦合发生在两个波导的相位匹配点附近。虽然这不是设计锥形耦合器的最有效方法，并且通常会导致更长的锥形，但我们选择了这种方法来比较两种聚合物波导材料的性能。

图 1：对于方形 EpoCore/EpoClad 聚合物波导型 ORDL 的各种尺寸，SiN 到 ORDL 绝热耦合的耦合效率与线性 SiN 锥度的长度的关系。

图 1总结了 EpoCore/EpoClad 的特征模式扩展 (EME) 模拟结果，图 2总结了OrmoCore/OrmoClad 的特征模式扩展 (EME) 模拟结果。OrmoCore/OrmoClad 的折射率对比度更高，因此可以使用更短的 SiN 锥形，这是首选。由于 ORDL 需要与 SMF 耦合，因此还研究了两种聚合物波导材料的 ORDL-to-SMF 界面，波导尺寸各不相同。图 3总结了结果。

图 2：SiN 到 ORDL 绝热耦合的耦合效率与方形 OrmoCore/OrmoClad 聚合物波导型 ORDL 的各种尺寸的线性 SiN 锥度长度的关系。

对于尺寸在 3μm 至 6μm 之间的 EpoCore/EpoClad 聚合物波导，重叠效率可达到约 95%。由于 OrmoCore/OrmoClad 波导的折射率对比度较大，重叠率从 6μm 的约 83% 降至 3μm 的不到 70%。对于尺寸低于 3μm 的波导，由于限制减少，模式开始扩展。虽然根据这项研究，这两种聚合物波导材料都是可行的，但我们决定继续使用 EpoCore/EpoClad 进一步优化 SiN 锥形并进行实验工作。

图 3：标准 SMF 与不同尺寸的方形聚合物波导的模式重叠。

为了优化 SiN 到 ORDL 的耦合接口，通过在远离相位匹配条件的区域更快速地改变锥体宽度，同时在光学模式耦合的关键区域更逐渐地改变锥体宽度，设计了更高效的锥体。这些关键区域对尺寸变化很敏感，锥体尺寸的任何快速变化都会导致模式耦合效率低下，从而导致辐射损耗增加或与高阶模式耦合。SiN 锥体的精确布局是使用半解析方法定义的，确保锥体的连续部分之间有较大的重叠。EME 模拟用于优化 SiN 到 ORDL 耦合器损耗与锥体长度的关系，适用于整个 O 波段的波长。已经实现了耦合器长度低于 1 毫米的设计，同时在整个 O 波段光谱范围内将耦合器损耗保持在远低于 1dB 的两个极化水平（结果如图 4所示）。

图 4：基于 EpoCore/EpoClad 聚合物波导的 SiN 到 ORDL 绝热耦合器的宽带行为。

在研究 ORDL 相对于 PIC 的对准公差时，我们发现 1dB 横向对准误差公差为 ±1.8μm，这完全在我们的目标集成和组装工具的能力范围内。结果如图 5所示。

图 5：ORDL 相对于 SiN 锥形波导的对准公差。

制造。已经制造了具有优化 SiN 锥形设计的 PIC，并且通过旋涂 EpoCore 材料和在 PIC 上光刻图案化聚合物波导，实验性地集成了 EpoCore/EpoClad 聚合物波导。旋涂参数和光刻图案化配方都经过反复微调，以匹配设计的 ORDL 芯尺寸。图 6显示了制造的测试样品。在最后一步中，旋涂 EpoClad 以获得顶部包层，确保光线被限制在 ORDL 内。

图 6：集成在具有 SiN 锥形的 PIC 上的 ORDL 的光学显微镜图像。

特性分析。我们准备了不同的测试样品进行光学特性分析，以便对总测量损耗进行细分。对于 ORDL 切回分析，使用了不同长度的聚合物波导（不与 SiN 锥形耦合），并研究了整个 O 波段的传播损耗。

在波长为 1310nm 时，传播损耗低于 0.5dB/cm。此外，还观察到光纤到 ORDL 对接耦合损耗为每面 1dB。SiN 测试芯片包括 SiN 螺旋，用于检查 SiN 波导的传播损耗。测量到的损耗小于 1dB/cm，这与之前报告的等离子增强化学气相沉积 (PECVD) SiN 值一致。实验测量到光纤到光纤的总插入损耗为 4dB，分解为两个 1dB 光纤到 ORDL 耦合损耗、0.5dB 聚合物波导传播损耗（对于 1cm 波导长度）、0.5dB SiN 波导传播损耗，以及 SiN 和 ORDL 之间每个绝热过渡的两个 0.5dB 损耗。特性结果总结在图 7中。下一步将包括在 ORDL 内实现光学扇出，并在各种类型的中介层或封装基板上将光学 RDL 与电气 RDL 集成。

图 7：在 PIC 上将光学 RDL 与优化的 SiN 锥形集成后的特性结果。

晶圆级光学互连

正在开发的下一个构建模块是晶圆级光学互连。由于互连距离预计将达到几十厘米，因此迫切需要能够横跨整个 300 毫米晶圆的超低损耗波导 (

晶圆制造和光罩拼接。300mm 晶圆加工从沉积 2.7μm 厚的氧化硅层开始。接下来，沉积 400nm 厚的 LPCVD SiN 层。LPCVD SiN 层使用 193nm 浸没式光刻技术进行图案化，使用两个不同的光罩，每个光罩覆盖整个 26mm x 33mm 芯片。每个芯片通过专用光刻作业与所选光罩一起曝光，从而实现完整的晶圆曝光，如图8a所示。为了实现相邻芯片之间的光罩拼接，每个芯片与所有相邻芯片重叠，并在重叠处放置覆盖结构以表征芯片到芯片的错位。图 8b 显示了拼接界面的几个扫描电子显微镜 (SEM) 显微照片，显示出非常平滑的过渡，没有任何明显的波导形状不规则性。使用每个芯片六个不同位置的专用覆盖标记测量相邻芯片之间的错位。对总共四片晶圆进行了全晶圆测量，观察到的最大 x 或 y 错位为 12nm。在 SiN 图案化之后，沉积氧化物顶部覆层并随后进行平坦化，目标是 SiN 顶部剩余 2.6μm 的氧化物。

图 8：a) 带有光罩缝合 SiN 波导束的制造 300 毫米晶圆的照片；b) 缝合区域的详细顶视图 SEM 图像。

拼接接口和光学测试结构的设计。利用上一节所述的先进 193nm 光刻技术的掩模版拼接的高对准精度，我们设计了相对简单、具有紧凑占地面积的突变拼接接口。为了实现 O 波段 TE 模式的低光损耗，我们探索了两个关键设计参数：1) 拼接接口处的波导宽度，可选地从标称 710nm SiN 波导宽度逐渐减小至 1.8μm 或 2.5μm（使用长度低于 35μm 的紧凑型低损耗锥形）；2) 两次光刻曝光之间的重叠，范围从 10nm 到 50nm。根据完整的 3D 有限差分时域 (FDTD) 模拟，对于高达 20nm 的重叠误差，此类接口预计会产生低于 0.006dB 的光损耗。实现了具有 100 个缝合接口的专用螺旋波导结构，以及没有缝合的参考螺旋波导，以提取晶圆级的缝合损耗。

作为一个简单的概念验证演示，我们还通过排列波导束（在第一个掩模版上）和弯曲/终止结构（在第二个掩模版上）包含了几个跨晶圆环回波导。环回波导具有不同的总传播长度（高达 56 厘米）、拼接接口数量（高达 20 个）和 100μm 半径 90 度弯曲数量（高达 56 个），所有设计都采用相同的拼接锥度宽度设计扫描。对于所有测试结构，都实施了 SiN 光栅耦合器来执行晶圆级测试。

测量结果。首先，使用由半径为 50μm 的 90 度弯曲的切回螺旋波导组成的标准测试结构进行 SiN 波导损耗和弯曲损耗测量，结果显示标称线性传播损耗为 0.165dB/cm，弯曲损耗为 0.007dB/弯曲（图 9a）。接下来，测量缝合螺旋测试结构。提取的缝合损耗值通常非常低（图 9b），有些情况下由于晶圆级测试期间光纤耦合重复性不完美（~1dB 变化）而显示负值。因此，我们可以保守地得出缝合损耗的上限为 0.01dB/接口。

随后，测量了跨晶圆环回波导，如图9c所示。通过线性拟合得出的全量（参考长度）波导损耗为 0.15dB/cm，适用于在晶圆上测量的所有环回波导组，与拼接锥形宽度无关。即使是宽度为 710nm 的非锥形 SiN 波导也表现出如此低的拼接损耗，进一步证实了光刻过程中的高对准精度。此外，所展示的无锥形拼接界面具有最小的占用空间。

图 9：a) 水面上标准测试结构上的螺旋波导的 SiN 波导传播损耗和 90 度弯曲；b) 测量测试结构的缝合损耗与光刻重叠和锥度宽度；c) 测量跨水环回 SoiN 波导的光纤到光纤插入光谱和线性拟合的全波导损耗谱（红色）。

光学互连晶圆系统

采用高精度集体芯片到晶圆电介质键合工艺，实现组装的 PIC 芯片和 300 毫米光学互连晶圆之间的低损耗 SiN 波导衰减耦合（图 10b）。锥形 SiN 波导专为高效、对准误差容忍和宽带衰减耦合而设计，对于短至 0.5 毫米的衰减耦合器 (EVC)，在 O 波段的插入损耗始终低于 0.5dB。

晶圆制造、芯片到晶圆的集体组装和 SiN EVC 设计。300mm 晶圆处理从 4.1μm 厚的氧化硅沉积开始，它用作底部包层并减少衰减耦合器 (EVC) 模式与 Si 衬底的相互作用。接下来，沉积 400nm 厚的 PECVD SiN 层，并使用 193nm 浸没式光刻进行图案化。在 SiN 层图案化之后，沉积氧化物顶部包层并随后进行平坦化 - 目标是在 SiN 顶部剩余 200nm 的氧化物。然后沉积一层薄 SiCN 层以增强芯片到晶圆的集体键合强度。随后，组装过程从翻转和将晶圆键合到第一个临时载体开始，以将 Si 衬底减薄至 100μm。接下来，使用刀片切割将 7x7mm2 大小的虚拟“有源”PIC 芯片单独化。然后，将 PIC 芯片放置到第二个临时玻璃载体上，并使用主对准标记对准。最后，将玻璃载体上的 PIC 芯片集体转移到底部 PIC 晶圆上，并使用次级覆盖标记再次对准。图 10c显示了所得横截面的示意图。图 10d显示了 TEM 图像，显示了两个 SiN EVC 被 400nm 厚的氧化物包层和 30nm 厚的 SiCN 电介质粘合层隔开。

图 10：a) 利用 EVC 在有源 PIC 和无源互连晶圆之间实现低损耗耦合的光学互连晶圆级系统示意图；b) 本文报道的简化集体芯片到晶圆组装光子系统；c) 组装和 EVC 堆栈的详细示意横截面；d) 集体芯片到晶圆键合的 SiN 基 EVC 的横截面 TEM 图像。

存在多种设计方法可以优化绝热 SiN EVC，以实现宽带、低损耗耦合和对对准误差的鲁棒性。在这项工作中，我们采用了“FAQUAD”（快速准绝热）方法，得到了如图11c所示的典型 EVC 轮廓，该轮廓将 SiN 波导宽度从标称的 710nm 逐渐减小到 EVC 区域的最小 130nm。我们实施了 0.5mm、1mm 和 1.5mm 的 EVC 长度，以探索耦合器占用空间、耦合性能和对错位的鲁棒性之间的权衡。如图11a所示，在键合到晶圆上的 100 个 PIC 中，有 51 个包含 FAQUAD EVC，我们将在本文的其余部分进行报告。另外 49 个键合 PIC 包含替代 EVC 设计，将在其他地方进行报告。为了提取 EVC 损耗，实施了三种具有不同 EVC 转换数（0、6 和 18）的测试结构，并使用 SiN 光纤光栅耦合器（图 11d-f）在晶圆级上进行测量，使用 O 波段的 TE 偏振激光。应用双变量线性拟合将 SiN EVC 与 SiN 波导损耗分离（图 11f-i）。

图 11：a) 300mm 光互连晶圆组装 PIC 芯片的照片；b) 底部晶圆和顶部 PIC 的总体布局；c) 用于 SiN 波导 EVC 的“FAQUAD”锥度轮廓；d) EVC 损耗测试宏；e) xy 对准定义；f) 典型的测量光纤到光纤传输频谱；g) 用于提取 EVC 和波导损耗的双变量拟合程序；h) 典型的提取的 EVC 和波导损耗频谱。

SiN EVC 损耗的晶圆级测量和分析。使用上面描述的测试结构，我们对不同长度的 EVC 进行了晶圆级测量。图 12a显示了 O 波段 60nm 范围内的 EVC 损耗光谱。在波长 1310nm 处，大多数 EVC 的插入损耗低于 0.5dB（见图12b），1.5mm、1mm 和 0.5mm 长的 EVC 的平均± 3σ 值分别为 0.36 ± 0.18dB、0.37 ± 0.24dB 和 0.32 ± 0.15dB。在较短的波长下，几个芯片表现出更高的 EVC 损耗，主要发生在横向（y）错位较大的 PIC 芯片中。值得注意的是，由于加工问题，报告的晶圆（和顶部 PIC 芯片）上的 SiN 波导传播损耗相对较高，范围为 4 到 6dB/cm。部分过量传播损耗也嵌入在提取的 EVC 损耗中，通过在未来的实验中减少这种传播损耗，我们预计能够将 EVC 损耗降低 0.1 到 0.2dB。

就整体光学产量而言，1.5 毫米长的 EVC 设计表现最佳，为 75.5%，其次是 1 毫米和 0.5 毫米长的 EVC，分别为 68% 和 57%。此次初始开发运行中获得的不完美产量是由多种因素造成的，包括在芯片到晶圆的集体组装过程中的芯片损失、不良空隙的形成（主要出现在芯片边缘）以及横向（y 轴）错位。0.5 毫米长的 EVC 对横向错位特别敏感，如图12c左侧面板所示，其中 7 个具有非功能性 EVC 的芯片表现出大于 1μm 的横向错位。1.5 毫米长的 EVC 可以容忍高达 1.5μm 的横向错位，如图12c右侧面板所示。如预期的那样，纵向（x 轴）错位对耦合损耗的影响要小得多。通过优化集体芯片到晶圆键合工艺，我们正在解决导致产量损失的所有因素，并将在未来的工作中报告结果。