到目前为止，对晶体管逻辑电路的分析仅限于TTL设计范例，其中使用双极晶体管，浮动输入的一般策略等同于“高”（连接到 Vcc）输入，相应地，保持“集电极开路”输出级的容限。然而，这并不是我们构建逻辑门的唯一方法。
场效应晶体管
场效应晶体管，特别是绝缘栅晶体管，可用于门电路的设计。作为电压控制而不是电流控制的器件，IGFET 倾向于允许非常简单的电路设计。例如，使用 P 和 N 沟道 IGFET 构建的以下逆变器电路：
注意正电源端子上的“V dd ”标签。该标签遵循与 TTL 电路中的“V cc ”相同的约定：它代表施加到场效应晶体管漏极的恒定电压，以地为参考。
栅极电路中的场效应晶体管
低输入
让我们将此门电路连接到电源和输入开关，并检查其操作。请注意，这些 IGFET 晶体管是 E 型（增强模式），因此是常关器件。
它需要一个正确极性的栅极和漏极之间（实际上是栅极和衬底之间）施加的电压来偏置它们。
上部晶体管是 P 沟道 IGFET。当沟道（衬底）比栅极（相对于衬底的栅极为负）更正时，沟道得到增强，并且在源极和漏极之间允许电流。
因此，在上图中，顶部晶体管已打开。在栅极和衬底（源极）之间具有零电压的下部晶体管处于其正常模式：关闭。
因此，这两个晶体管的作用是使门电路的输出端与 V dd牢固连接，并与地有非常高的电阻连接。这使得输入的“低”（0）状态的输出“高”（1）。
高输入
接下来，我们将输入开关移动到另一个位置，看看会发生什么：
现在下部晶体管（N 沟道）已饱和，因为它在栅极和衬底（沟道）之间施加了足够的正确极性电压以将其打开（栅极上为正，通道上为负）。在其栅极和衬底之间施加零电压的上部晶体管处于其正常模式：关闭。
因此，这个门电路的输出现在是“低”（0）。显然，该电路表现出反相器或非门的行为。
互补金属氧化物半导体 (CMOS)
使用场效应晶体管代替双极晶体管大大简化了反相门的设计。请注意，此门的输出绝不会像最简单的 TTL 电路那样浮动：它具有天然的“图腾柱”配置，能够提供和吸收负载电流。
该门电路设计优雅的关键在于 P 和 N 沟道 IGFET 的互补使用。由于IGFET通常被称为 MOSFET（金属氧化物半导体场效应晶体管），并且该电路同时使用P沟道和N沟道晶体管，因此对像这样的门电路的一般分类是CMOS：互补金属氧化物半导体。_ __
CMOS 门：挑战与解决方案
CMOS 电路不受场效应晶体管固有非线性的困扰，因为作为数字电路，它们的晶体管总是在饱和或截止模式下运行，而从不在有源模式下运行。然而，它们的输入对静电（静电）源产生的高电压敏感，如果悬空，甚至可能被寄生电压源激活为“高”（1）或“低”（0）状态。
因此，在任何情况下都不建议允许 CMOS 逻辑门输入浮动。请注意，这与 TTL 门的行为非常不同，其中浮动输入被安全地解释为“高”(1) 逻辑电平。
浮动输入的 CMOS 问题
如果 CMOS 逻辑门的输入由单掷开关驱动，这可能会导致问题，其中一种状态的输入牢固地连接到 V dd或接地，而另一种状态的输入浮动（未连接到任何东西） ：
此外，如果 CMOS 门输入由集电极开路TTL 门驱动，也会出现此问题。因为这种 TTL 门的输出在变为“高” (1) 时会浮动，因此 CMOS 门输入将处于不确定状态：
浮动输入的解决方案
上拉电阻
幸运的是，有一个简单的解决方案可以解决这个难题，它在 CMOS 逻辑电路中经常使用。每当使用单掷开关（或任何其他类型的不能提供和吸收电流的门输出）来驱动 CMOS 输入时，可以使用连接到 V dd或接地的电阻器来提供稳定的逻辑电平驱动装置输出悬空的状态。
这个电阻的值并不重要：10 kΩ 通常就足够了。当用于在浮动信号源的情况下提供“高”（1）逻辑电平时，该电阻器称为上拉电阻器：
下拉电阻
当这种电阻器用于在浮动信号源的情况下提供“低”(0) 逻辑电平时，它被称为下拉电阻器。同样，下拉电阻的值并不重要：
由于集电极开路 TTL 输出始终为灌电流，而不是拉电流，因此在将此类输出连接到 CMOS 栅极输入时需要上拉电阻：
多个上拉和下拉电阻
尽管前面示例中使用的 CMOS 门都是反相器（单输入），但上拉和下拉电阻的相同原理也适用于多输入 CMOS 门。当然，每个栅极输入都需要一个单独的上拉或下拉电阻：
这给我们带来了下一个问题：我们如何设计多输入 CMOS 门，例如 AND、NAND、OR 和 NOR？毫不奇怪，这个问题的答案揭示了设计的简单性，很像 CMOS 反相器在其 TTL 等效物上的设计。
CMOS 与非门
例如，这里是一个 CMOS 与非门的示意图：
请注意晶体管 Q 1和 Q 3如何类似于逆变器电路中的串联互补对。两者都由相同的输入信号（输入 A）控制，当输入为“高”（1）时，上部晶体管关闭，下部晶体管打开，反之亦然。
还要注意晶体管 Q 2和 Q 4如何类似地由相同的输入信号（输入 B）控制，以及它们如何在相同的输入逻辑电平下表现出相同的开/关行为。两对上晶体管（Q 1和Q 2）的源极和漏极端子并联，而下晶体管（Q 3和Q 4）串联连接。
这意味着，如果任一顶部晶体管饱和，输出将变为“高”(1)，并且仅当两个较低晶体管都饱和时，输出才会变为“低”(0)。
所有逻辑输入的 CMOS 电路行为
以下插图序列显示了此与非门在所有四种可能的输入逻辑电平（00、01、10 和 11）下的行为：
CMOS与门
与 TTL 与非门一样，CMOS 与非门电路可用作创建与门的起点。只需要添加另一级晶体管来反转输出信号：
CMOS 或非门
CMOS NOR 门电路与 NAND 门一样使用四个 MOSFET，只是其晶体管的排列方式不同。与连接到 V dd的两个并联的源极（上）晶体管和连接到地的两个串联的漏极（下）晶体管不同，或非门使用两个串联的源极晶体管和两个并联的漏极晶体管，如下所示：
与与非门一样，晶体管 Q 1和 Q 3作为互补对工作，晶体管 Q 2和 Q 4也是如此。每对由单个输入信号控制。如果输入 A或输入 B 为“高” (1) ，则至少一个较低的晶体管（Q 3或 Q 4）将饱和，从而使输出“低” (0)。
只有在两个输入都为“低”（0）的情况下，两个下晶体管都处于截止模式并且两个上晶体管都饱和，这是输出变为“高”（1）的必要条件。当然，这种行为定义了 NOR 逻辑功能。
CMOS 或门
OR 函数可以从基本的 NOR 门构建，并在输出端添加一个反相器级：
TTL 与 CMOS：优缺点
既然任何可能使用 TTL 技术构建的门似乎都可以在 CMOS 中复制，为什么这两个逻辑设计“家族”仍然共存？答案是TTL和CMOS都有各自独特的优势。
在 TTL 和 CMOS 之间的比较列表中，最重要的是功耗问题。在这种性能衡量标准中，CMOS 是无可争议的胜利者。由于 CMOS 门电路的互补 P 和 N 沟道 MOSFET 对（理想情况下）从不同时导通，因此电路从 V dd电源汲取的电流很少或根本没有源电流到负载。另一方面，由于制造它的双极晶体管的偏置要求，TTL 在任何时候都不能在没有电流的情况下运行。
不过，这个优势有一个警告。尽管 TTL 门的功耗无论其工作状态如何都保持相当恒定，但 CMOS 门会随着其输入信号频率的升高而消耗更多的功率。如果 CMOS 门在静态（不变）条件下运行，它的功耗为零（理想情况下）。
然而，CMOS 门电路在每次输出状态从“低”切换到“高”期间汲取瞬态电流，反之亦然。因此，CMOS 栅极切换模式的频率越高，它从 V dd电源中汲取电流的频率就越高，因此在更高频率下的功耗就越大。
CMOS的优点
CMOS 门从驱动门输出吸收的电流也比 TTL 门少得多，因为 MOSFET 是电压控制的，而不是电流控制的器件。这意味着一个门可以驱动比 TTL 输入更多的 CMOS 输入。单个门输出可以驱动多少门输入的度量称为扇出。
与 TTL 相比，CMOS 栅极设计的另一个优势是允许的电源电压范围更广。TTL 门限在 4.75 到 5.25 伏之间的电源 (Vcc )电压下工作，而 CMOS 门通常能够在 3 到 15 伏之间的任何电压下工作！
电源电压差异背后的原因是 MOSFET 与双极结型晶体管各自的偏置要求。MOSFET 仅由栅极电压（相对于衬底）控制，而 BJT 是电流控制器件。
假设 5 伏稳压电源，为适当的偏置电流精确计算 TTL 门电路电阻。该电源电压的任何显着变化都将导致晶体管偏置电流不正确，从而导致操作不可靠（不可预测）。
电源电压变化对 CMOS 栅极的唯一影响是“高”(1) 状态的电压定义。对于在 15 伏电源电压 (V dd ) 下运行的 CMOS 栅极，输入信号必须接近 15 伏才能被视为“高” (1)。“低” (0) 信号的电压阈值保持不变：接近 0 伏。
CMOS的缺点
与 TTL 相比，CMOS 的一个明显缺点是速度慢。由于使用 MOSFET 而不是 BJT，CMOS 门的输入电容比类似的 TTL 门大得多，因此 CMOS 门对信号转换的响应速度会更慢（从低到高或反之亦然）而不是 TTL 门，所有其他因素都相同。
由电路电阻和栅极输入电容形成的 RC 时间常数往往会阻碍数字逻辑电平的快速上升和下降时间，从而降低高频性能。
与劣势作斗争的策略
将 CMOS 栅极电路的这种固有缺点最小化的策略是使用额外的晶体管级“缓冲”输出信号，以增加器件的整体电压增益。这为从一种逻辑状态缓慢变化到另一种逻辑状态的输入电压提供了更快的转换输出电压（从高到低或从低到高）。
考虑这个“无缓冲”或非门与“缓冲”或B 系列或非门的示例：
从本质上讲，B 系列设计增强功能在一个简单的 NOR 电路的输出上增加了两个反相器。就数字逻辑而言，这毫无用处，因为两个级联反相器只是取消：
然而，将这些反相器级添加到电路中确实有助于提高整体电压增益，使输出对输入状态的变化更加敏感，从而克服由 CMOS 栅极输入电容引起的固有缓慢性。
总结：
- CMOS 逻辑门由 IGFET (MOSFET) 晶体管而不是双极结型晶体管制成。
- CMOS 栅极输入对静电很敏感。它们可能会被高电压损坏，如果悬空，它们可能会呈现任何逻辑电平。
- 上拉和下拉电阻用于防止 CMOS 栅极输入在由只能提供或吸收电流的信号源驱动时浮动。
- CMOS 门的功耗远低于等效的 TTL 门，但它们的功耗会随着信号频率的增加而增加，而 TTL 门的功耗在很宽的工作条件下几乎是恒定的。
- CMOS 栅极输入消耗的电流远低于 TTL 输入，因为 MOSFET 是电压控制的，而不是电流控制的器件。
- CMOS 门能够在比 TTL 更宽的电源电压范围内工作：通常为 3 至 15 伏，而 TTL 为 4.75 至 5.25 伏。
- 由于 MOSFET 栅极引起的输入电容，CMOS 栅极的最大工作频率往往比 TTL 栅极低得多。
- B 系列CMOS 门具有“缓冲”输出，以增加从输入到输出的电压增益，从而加快输出对输入信号变化的响应。这有助于克服 CMOS 栅极由于 MOSFET 输入电容和由此产生的 RC 时间常数而固有的缓慢性。
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