从“配角”到“主角”，先进封装能够走多远

随着台积电、日月光半导体以及Amkor Technology财务数据的相继披露，2026年伊始，A股Chiplet产业链迎来了极为出彩的表现，一扫2025年的阴霾。

从年初截止到1月22日，Wind先进封装指数已大涨33.16%，重要成分股皆表现优异，如通富微电(002156.SZ)、甬矽电子(688362.SH)的涨幅均在50%左右，长电科技(600584.SH)、华天科技(002185.SZ)、芯碁微装(688630.SH)的涨幅也达到了30%左右。

图片说明：年初至今，Chiplet产业链股价表现优异，数据来源于Wind

Chiplet & 先进封装工艺简介

当摩尔定律走向黄昏之际，芯片微缩的成本曲线正在变得无比陡峭，Fabless企业的设计成本和Foundry厂的资本开支都呈指数级增长，对应先进制程的边际效应出现大幅下滑。

根据IEEE的数据，28nm工艺芯片的设计成本约为5000万美元，而2nm芯片的设计成本已飙升至7亿美元以上。更严峻的是，随着晶体管尺寸逼近物理极限，工艺微缩带来的性能提升也越来越有限。

图片说明：Fabless企业的设计成本和Foundry厂的CAPEX都在指数级增长，数据来源于金元证券

当“把晶体管不断做小”这条路遭遇瓶颈时，整个行业都在寻找新的出路。芯片架构的创新Chiplet、以及对应的先进封装工艺，就是最靠谱的一条出路。

Chiplet（中文通常称为“芯粒”或“小芯片”） 是一种创新半导体架构，被公认为是延续摩尔定律、突破先进制程物理极限的关键路径。简单来说，Chiplet就是将原本一块复杂的、功能大而全的单体芯片（如SoC），拆解成多个功能特定、面积较小的芯粒（Chiplets），分开制造，然后通过先进封装工艺将它们像搭积木一样组装在一起，形成一个系统级芯片。

用通俗易懂的语言来说，同样是建设一个包含主体、地基、城墙的城堡，传统SoC类似于用一块完整的木头雕刻出一座城堡，需要而Chiplet类似于用乐高积木搭建城堡，可以分别制造主体、地基和城墙。

SoC的问题在于，如果城堡设计的越复杂（芯片面积越大），则雕刻成功的概率就越低（芯片良率越低），而Chiplet可以分别制造主体、地基和城墙（把大面积的芯片切割成小芯片，小芯片的良率更高），然后再拼接在一起。

此外，SoC的另外一个缺点在于，主体、地基、城墙都是同一种材料（要求同样制程的芯片），而Chiplet的主体、地基、城墙可以是不同材料，比如用昂贵的材料做城墙，用便宜的材料做地基。这是非常重要的，例如，CPU的核心运算单元需要3nm工艺来提升性能，但3nm的模拟芯片（如I/O接口、Wi-Fi模块等）性能几乎不会提升，甚至更难设计。在Chiplet中可以混合使用3nm工艺的CPU和28nm的I/O接口芯片。

图片说明：SoC对比Chiplet的示意图，前者要求同一制程，后者无需同一制程，数据来源于TrendForce

因此，随着芯片制程进入3nm甚至更先进的节点，制造一颗巨大的SoC面临着成本飙升和良率下降的问题，Chiplet通过架构创新和工艺创新解决了这些痛点。

例如，资本市场最熟悉不过的英伟达Blackwell GB200，就是一个Chiplet的集大成者。单颗GB200的die（裸芯）核心面积太大，已经达到了光刻机的光罩极限，所以英伟达便切割了两块光罩极限边缘的裸芯，然后把它们拼在一起，加上8颗HBM3e内存裸芯（单颗容量24GB，8颗总计192GB），成为一颗拥有2080亿个晶体管的超级Chiplet芯片。

图片说明：英伟达Blackwell GB200裸芯结构示意图，数据来源于英伟达

由于Chiplet不再单纯追求单一芯片做得“更小”，而是追求把不同功能的芯片组合地“更加紧密、更加高速互联”，这就非常依赖先进封装工艺。

目前最出名、含金量最高的先进封装工艺，来自于台积电的CoWoS，CoWoS是Chip on Wafer on Substrate的缩写，是台积电独家开发的一种类似于“三明治结构的”2.5D先进封装工艺，指先把Chip芯片（如逻辑芯片GPU和存储芯片HBM）封装到Wafer晶圆（中间这一层被称为中介层Interposer）表面上，即CoW，然后再把CoW封装在Substrate基板上，即oS，最后封装基板负责将整个模块连接到主板（PCB）上，合起来称作CoWoS，中文可以翻译为“晶圆级封装工艺”。

图片说明：CoWoS工艺结构示意图，数据来源于GitHub

在AI爆发之前，市场并不太关心先进封装工艺，但AI训练和推理都需要海量数据吞吐，传统的计算架构中，内存距离GPU太远、速度太慢，台积电开发的CoWoS工艺允许将HBM直接紧贴着GPU放在同一个中介层Interposer上，极大地缩短传输距离并提升了带宽。

例如，资本市场最熟悉不过的英伟达Blackwell GB200，便使用了下图的CoWoS-L先进封装工艺。

图片说明：台积电CoWoS-L工艺结构示意图，其中L指Interposer是由硅和有机物组成的混合材料，数据来源于台积电

更具体的，先进封装工艺主要涉及几项核心技术，包括但不限于垂直互联技术TSV（硅通孔）、水平重布线技术RDL（重布线层）、微互联与键合技术Micro-bumping & Hybrid Bonding（微凸块与焊球）等等，目前国产封测企业已取得了较多突破，为文章可读性考虑，不再一一展开论述。

量价齐升的先进封装

由于Chiplet成为了延续摩尔定律的关键变量，相比于传统封装，先进封装工艺自然就从一个产业链“配角”角色转向了产业链“主角”的角色，量增自不必说，价增则是更加可观的。

根据Yole Group的测算，当前全球先进封装市场规模已达460亿美元，到2028年前后可能超过794亿美金。其中，在单元数量层面上：传统封装仍然是市场的主流，占据绝对的数量优势；在晶圆消耗量层面上：传统封装仍然消耗更多的晶圆，但先进封装的晶圆消耗量占比也在逐步提升；在市场规模层面，先进封装正在崛起，并将超越传统封装占据主要地位。

换句话说，到2029年，先进封装将用5%的的单位数量、29%的晶圆消耗量，占据54%的封装市场规模，价值量的增加极为可观。

图片说明：先进封装、传统封装的市场规模、单元及晶圆数量预测，数据来源于Yole Group

需要特别指出的是，对于中国半导体产业而言，由于EUV光刻机等先进制程的设备受到限制，导致先进制程与台积电存在显著代差，因此Chiplet或先进封装工艺对于中国半导体产业来说意义非凡，是提升系统性能、实现弯道超车（或换道超车）的重要战略方向。

恰巧的是，相比于半导体产业链中的其他环节中，我国在封装及封装设备领域已具备较强国际竞争力。（下图中，绿色代表具有较强国际竞争力，黄色表示具备一定的竞争力，橙色表示竞争力微弱，红色表示几乎无竞争力，橙色和红色为卡脖子关键领域）

图片说明：我国芯片卡脖子领域，数据来源于第一创业证券

边际变化之一：台积电的CoWoS产能外溢

自2026开年以来，无论美股还是A股，Chiplet产业链均表现强势，主要源于一个边际变化：台积电的CoWoS产能外溢。

首先是去年12月，海外市场就有传言台积电因CoWoS产能极度供不应求，在2025年底对CoWoS封装价格上调10%~20%。

其次2026年1月15日，台积电召开2025Q4的Earings Call，对2026年的资本开支指引为520~560亿美元（2025年409亿），其中先进封装、测试及掩膜版制造等的投入比例占10%~20%（目前是8%附近），这意味着，在台积电未来超千亿美元的营业收入中，将有不低于一百亿美元来自先进封装。

图片说明：台积电计划提高2026年资本开支的同时，提高了先进封装的投入比例，数据来源于台积电2025Q4 Earnings Call

此外，日月光半导体在今年1月初宣布，自一季度起上调后端晶圆封装代工服务价格，涨幅覆盖5%~20%。其中，部分急单涨幅可超20%，达到20%~30%，而新单涨幅也接近20%。其他存储封测环节同样出现价格飙升，如力成、南茂等台湾存储相关封测厂也在大幅涨价。

图片说明：日月光封测涨价5%~20%，数据来源于财经新报

从台积电对先进封装产能的规划以及友商的涨价行为来看，去年底台积电对CoWoS的涨价或许并非空穴来风，而台积电CoWoS产能出现外溢基本是板上钉钉了。

熟悉存储的投资者或许清楚，过去HBM因为产能不足，海力士、三星、美光科技等存储巨头们不得不把产能优先聚焦在HBM上，从而对中低端产品的产能形成挤压，最后导致存储行业自上而下全部产能紧张。

如今先进封装面对着与过去HBM类似的供需错配状态，或许这是近期A股先进封装板块强势的核心逻辑。

边际变化之二：国产算力上量窗口期临近

台积电CoWos产能外溢的逻辑，有点类似于台积电吃大餐，日月光、Amkor Technology等公司吃小餐、A股上市公司跟着喝点汤的感觉，CoWoS外溢的产能能否流向A股上市公司，不确定性非常高，似乎有点难以支撑先进封装“走很远”。

真正能够支撑国产先进封装产业“行稳致远”的，可能还是要看国产算力的崛起。

过去，国产算力芯片的供应相对紧缺（如中芯国际先进制程端存在缺口），总体量不算特别大，因此先进封装带来的价值、产能扩张以及需求就不是那么显著。好在的是，伴随国产算力的供需两旺，国产算力离进入放量期的时间窗口或许已经不远了，在后续的几个季度中，有望通过封测上市公司的财报，来见证先进封装在量价上的边际上行。

图片说明：中芯国际7nm产能或于2026年翻倍、同时AI芯片产能提高三倍，数据来源于Financial Times